Questão de Sistemas Operacionais — Geral — Quadrix 2026

Tabela de páginas e a tradução de endereços

Gabarito: ERRADO. A tabela de páginas de um processo não é armazenada diretamente nos registradores internos do processador; ela reside na memória principal (RAM), e o que fica nos registradores é apenas o endereço-base dessa tabela (por exemplo, no registrador PTBR — Page Table Base Register). A tradução de endereços lógicos em físicos é acelerada por uma memória cache especial chamada TLB (Translation Lookaside Buffer), que armazena um pequeno subconjunto das entradas mais recentes da tabela, mas a tabela completa continua na RAM. A afirmação do item, portanto, é falsa.

A tabela de páginas é a estrutura central da paginação, técnica de gerência de memória que divide o espaço de endereçamento lógico de um processo em páginas de tamanho fixo e o espaço físico em molduras (frames) do mesmo tamanho. Cada entrada da tabela mapeia uma página lógica para uma moldura física, além de conter bits de controle (presença, modificação, referência, proteção). Como cada processo tem seu próprio espaço de endereçamento, cada processo tem sua própria tabela de páginas — e essas tabelas podem ser enormes: um processo com espaço de endereçamento de 4 GB e páginas de 4 KB, por exemplo, precisaria de 1 milhão de entradas. É materialmente impossível armazenar tudo isso em registradores, que são poucos e minúsculos (tipicamente dezenas de registradores de 32 ou 64 bits).

Na prática, o que acontece é o seguinte: quando um processo é escalonado, o sistema operacional carrega em um registrador de hardware o endereço-base da tabela de páginas do processo na memória. A MMU (Memory Management Unit) usa esse endereço para consultar a tabela na RAM a cada referência de memória. Para evitar que toda tradução precise acessar a RAM (o que dobraria o custo de cada acesso), a MMU mantém a TLB, uma cache de alta velocidade que guarda as traduções mais recentes. Quando a tradução está na TLB (TLB hit), a conversão é feita na velocidade do processador; quando não está (TLB miss), a MMU busca a entrada na tabela de páginas na RAM e, em seguida, atualiza a TLB. Portanto, a TLB é o mecanismo que aproxima a velocidade da tradução à do processador — não a tabela completa nos registradores.

A pegadinha da banca está em confundir a TLB (cache de traduções, pequena e rápida) com a tabela de páginas (estrutura completa, residente na RAM). O item mistura os dois conceitos: afirma que a tabela inteira fica nos registradores, quando na verdade apenas uma fração das traduções fica na TLB, e a tabela completa permanece na memória principal. Além disso, a tabela de páginas precisa estar na memória quando o processo está em execução, mas pode ser levada ao disco quando o processo é suspenso — o que reforça que ela não é uma estrutura fixa em registradores.

Guarde a distinção: registradores guardam o endereço-base da tabela; RAM guarda a tabela completa; TLB guarda um subconjunto das traduções para acelerar o acesso. É exatamente essa hierarquia que o item tenta embaralhar.

Item — ❌ ERRADO

A afirmação está errada por três motivos técnicos:

1. A tabela de páginas é armazenada na memória principal (RAM), não nos registradores do processador. Os registradores são poucos e de capacidade limitada; uma tabela de páginas pode ter milhões de entradas, inviabilizando seu armazenamento interno.

2. O que fica nos registradores é apenas o endereço-base da tabela (por exemplo, no registrador PTBR), usado pela MMU para localizar a tabela na RAM. Não é a tabela em si.

3. A velocidade da tradução é obtida pela TLB, uma cache de traduções que armazena um subconjunto das entradas mais recentes. A TLB não substitui a tabela completa; ela apenas acelera as consultas repetidas.

O item também afirma que isso "dispensará o uso da memória RAM para essa estrutura de dados", o que é falso: a tabela de páginas é uma estrutura de dados que ocupa espaço na RAM, e a TLB é apenas uma cache auxiliar. A RAM continua sendo o local de armazenamento da tabela completa.

Gabarito: ERRADO.