Arquitetura de Computadores · AMAUC · 2026 | Questão sqc-qg644249

Arquitetura de ComputadoresPipeline

Código: qg644249
Banca: AMAUC
Órgão: Prefeitura de Itá - SC
Ano: 2026
Nível: Superior

Cargo: Analista de Sistemas

No contexto da arquitetura interna de microprocessadores e da execução de instruções, o pipeline é uma técnica que permite a sobreposição de estágios. Acerca do funcionamento técnico e das falhas de fluxo (hazards) associadas, registre V, para as afirmativas verdadeiras, e F, para as falsas:(__)O hazard de dados ocorre quando uma instrução depende do resultado de uma instrução anterior que ainda não completou sua execução através de todos os estágios do pipeline, podendo ser mitigado por técnicas de adiantamento (forwarding).(__)O hazard de controle é provocado por instruções de desvio condicional, em que o endereço da próxima instrução a ser buscada é desconhecido até que a condição seja avaliada, resultando frequentemente em bolhas (stalls) ou uso de previsão de desvio.(__)A execução fora de ordem (Out-of-Order Execution) é uma técnica de hardware que visa aumentar a profundidade do pipeline para reduzir o consumo de energia, independentemente do ganho de ciclos por instrução (Cycles Per Instruction − CPI).(__)O hazard estrutural surge quando o hardware disponível não é suficiente para suportar todas as combinações possíveis de instruções em execução simultânea, como o acesso simultâneo à memória única para busca de instrução e dado.(__)A unidade lógica e aritmética (Arithmetic Logic Unit − ALU) é o componente responsável exclusivo pela decodificação de instruções complexas em arquiteturas de conjunto de instruções reduzido (Reduced Instruction Set Computer − RISC).Após análise, assinale a alternativa que apresenta a sequência correta dos itens acima, de cima para baixo:

AV, V, V, F, F.
BF, F, V, V, V.
CV, F, V, F, V.
DF, V, F, V, F.
EV, V, F, V, F.

Revelar gabarito e comentário

GabaritoE — V, V, F, V, F.

Comentário gerado por IA. É um apoio ao estudo, ancorado em fontes, mas pode conter imprecisões — confira sempre na fonte oficial (lei, súmula, edital e gabarito da banca). Encontrou um erro? Use “Reportar”.

Pipeline e Hazards em Arquitetura de Computadores

Gabarito: letra E — sequência V, V, F, V, F. A banca testa os três tipos de hazards (dados, controle e estrutural) e duas afirmações incorretas sobre execução fora de ordem e função da ALU. Abaixo, a análise de cada afirmativa e de cada alternativa.

1Busca (IF)
2Decodificação (ID)
3Execução (EX)
4Acesso à memória (MEM)
5Escrita de resultado (WB)

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Afirmativa I — ✅ Verdadeira

O hazard de dados ocorre quando uma instrução depende do resultado de uma instrução anterior ainda não concluída. A técnica de forwarding (adiantamento) permite que o resultado seja repassado diretamente sem esperar a escrita no registrador. O texto de apoio (Tanenbaum) menciona que pipelines permitem sobreposição de estágios e que hazards de dados surgem dessa dependência. Conceito correto.

Afirmativa II — ✅ Verdadeira

O hazard de controle é de fato provocado por desvios condicionais, pois o endereço da próxima instrução só é conhecido após a avaliação da condição. As soluções comuns são stalls (bolhas) e previsão de desvio. O conteúdo de apoio discute o impacto de desvios em pipelines. Afirmativa correta.

Afirmativa III — ❌ Falsa

A execução fora de ordem (Out-of-Order Execution) visa melhorar o desempenho executando instruções independentes em paralelo, reduzindo o CPI (ciclos por instrução) e aproveitando melhor as unidades funcionais. Não tem como objetivo aumentar a profundidade do pipeline nem reduzir consumo de energia. Na verdade, aumentar a profundidade do pipeline pode aumentar o consumo. Portanto, a afirmativa troca o propósito.

Afirmativa IV — ✅ Verdadeira

Hazard estrutural ocorre quando o hardware não suporta combinações de instruções simultâneas. Exemplo clássico: acesso conflitante a uma memória única para busca de instrução e dado. O texto menciona que CPUs modernas usam memórias cache separadas para mitigar esse hazard. Definição correta.

Afirmativa V — ❌ Falsa

A ALU (Unidade Lógica e Aritmética) é responsável por operações aritméticas e lógicas, não por decodificação. A decodificação de instruções é feita pela Unidade de Controle. Em arquiteturas RISC, as instruções são simplificadas, mas a decodificação continua sendo função da UC. Portanto, a afirmativa é falsa.

Análise das Alternativas A–E

A sequência correta das afirmativas é: I-V, II-V, III-F, IV-V, V-F.

Alternativa A — ❌ Incorreta

Sequência: V, V, V, F, F. Erro na terceira (deveria ser F) e na quarta (deveria ser V).

Alternativa B — ❌ Incorreta

Sequência: F, F, V, V, V. Erro na primeira (deveria ser V), segunda (deveria ser V) e quinta (deveria ser F).

Alternativa C — ❌ Incorreta

Sequência: V, F, V, F, V. Erro na segunda (deveria ser V), terceira (deveria ser F), quarta (deveria ser V) e quinta (deveria ser F).

Alternativa D — ❌ Incorreta

Sequência: F, V, F, V, F. Erro na primeira (deveria ser V).

Alternativa E — ✅ Correta ⟵ GABARITO

Sequência: V, V, F, V, F. Exatamente a sequência correta.

NÃO CAIA NESSA!

A banca pode confundir o real objetivo da execução fora de ordem (desempenho, não economia de energia) e a função da ALU (operações aritméticas/lógicas, não decodificação). Fique atento a essas trocas clássicas.

Afirmativa	Conteúdo	V/F
I	Hazard de dados: dependência de resultado anterior; forwarding.	V
II	Hazard de controle: desvios condicionais; bolhas/previsão.	V
III	Execução fora de ordem: objetivo é reduzir energia/aumentar pipeline.	F (objetivo é desempenho, reduzir CPI)
IV	Hazard estrutural: hardware insuficiente; exemplo memória única.	V
V	ALU decodifica instruções complexas em RISC.	F (decodificação é da UC)

Gabarito: letra E.

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