Arquitetura de Computadores · FCC · 2017 | Questão sqc-fc038647

Arquitetura de ComputadoresArmazenamento de Dados em Arquitetura de Computadores

Código: fc038647
Banca: FCC
Órgão: TRF - 5ª REGIÃO
Ano: 2017
Nível: Superior

Cargo: Analista Judiciário - Informática Infraestrutura

A typical computer system provides a hierarchy of different types of memories for data storage. Consider the statements below.I. The hard drive has a local data cache. Because the hard drive access speed is so much slower, disk access are normally done asynchronously at the hardware level. The hard drive controller will acknowledge the instruction right away, and will take sometime to populate the disk cache with the requested data block, and then, at a later time, raise an interrupt to notify the interested party that the data access is complete. This model of interrupt based data transfer is asynchronous.II. The cache is made up of small chunks of mirrored main memory. The size of these chunks is called the line size, and is typically something like 32 or 64 bytes. The cache can load and store memory in sizes a multiple of a cache line. Caches have their own hierarchy, commonly termed L1, L2 and L3. L1 cache is the fastest and smallest; L2 is bigger and slower, and L3 more so.III. Internal register in a CPU is used for holding variables and temporary results. Internal registers have a very small storage; however they can be accessed instantly. Accessing data from the internal register is the fastest way to access memory. Most registers are implemented as an array of DRAM cells. DRAM is a type of RAM that is much faster and more reliable than the SRAM, which is used for main memory because of its lower cost and smaller space consumption. DRAM does not need to be electrically refreshed as does SRAM.The correct statement (s)

Aare I, II and III.
Bare only II and III.
Cis only I.
Dis only III.
Eare only I and II.

Revelar gabarito e comentário

GabaritoE — are only I and II.

Comentário gerado por IA. É um apoio ao estudo, ancorado em fontes, mas pode conter imprecisões — confira sempre na fonte oficial (lei, súmula, edital e gabarito da banca). Encontrou um erro? Use “Reportar”.

Hierarquia de Memória em Sistemas Computacionais

Gabarito: letra E — apenas as afirmativas I e II estão corretas. A afirmativa I descreve corretamente o funcionamento assíncrono do cache de disco com interrupções. A afirmativa II descreve corretamente a organização do cache em linhas (cache lines) e a hierarquia L1, L2, L3. A afirmativa III contém erros graves sobre as tecnologias SRAM e DRAM, invertendo suas características.

Afirmativa	Conteúdo	Correção	Motivo
I	Disco rígido possui cache local; operações assíncronas com interrupção; controlador reconhece instrução, preenche cache e depois gera interrupção.	✅ Correta	Descreve corretamente o modelo assíncrono de transferência de dados baseado em interrupções para discos rígidos.
II	Cache composto por blocos (cache lines) de 32 ou 64 bytes; hierarquia L1, L2, L3; L1 mais rápida e menor, L3 maior e mais lenta.	✅ Correta	Descreve corretamente a organização do cache em linhas e sua hierarquia de níveis.
III	Registradores internos da CPU usam DRAM; DRAM é mais rápida e confiável que SRAM; DRAM não precisa de refresh como SRAM.	❌ Incorreta	Inverte características: registradores usam SRAM/flip-flops; SRAM é mais rápida e confiável; DRAM precisa de refresh, SRAM não.

Hierarquia de memória: Cache (SRAM) (L1 (menor, mais rápida), L2 (média), L3 (maior, mais lenta), Cache line (32/64 bytes)); Memória principal (DRAM) (Precisa de refresh, Mais lenta que SRAM, Alta densidade, baixo custo); Disco rígido (Cache local (buffer), Acesso assíncrono com interrupção)

Item I — ✅ Correto

Discos rígidos possuem um cache local (buffer) que permite operações assíncronas: o controlador reconhece a instrução imediatamente, preenche o cache e, posteriormente, gera uma interrupção para notificar a conclusão. Esse modelo é de fato baseado em interrupções e é assíncrono, como descrito no texto de apoio.

Item II — ✅ Correto

O cache é composto por blocos de tamanho fixo chamados de cache lines (tipicamente 32 ou 64 bytes), que armazenam cópias de blocos da memória principal. A hierarquia L1, L2, L3 está correta: L1 é a mais rápida e menor, L2 é maior e mais lenta, L3 maior ainda e mais lenta. Conforme o conteúdo de apoio, "O cache foi dividido em níveis, já que a demanda de velocidade a memória é tão grande que são necessários caches grandes com velocidades altíssimas de transferência e baixas latências".

Item III — ❌ Incorreto

A afirmativa contém diversos erros sobre as tecnologias de memória. Registradores internos da CPU são implementados com flip-flops (ou células SRAM), não DRAM. DRAM é mais lenta e precisa de refresh periódico, enquanto SRAM é mais rápida, não necessita de refresh e é usada em caches. A afirmação inverte completamente: "DRAM is a type of RAM that is much faster and more reliable than the SRAM" — na verdade, SRAM é mais rápida e confiável. DRAM é usada na memória principal por sua alta densidade e baixo custo, não por ser mais rápida. Também afirma que "DRAM does not need to be electrically refreshed as does SRAM", quando o contrário é verdadeiro: DRAM precisa de refresh, SRAM não.

Conclusão: apenas os itens I e II estão corretos, correspondendo à alternativa E.

NÃO CAIA NESSA!

Para memorizar: SRAM (Static RAM) é rápida, não precisa de refresh, usada em cache; DRAM (Dynamic RAM) é mais lenta, precisa de refresh, usada em memória principal. Não confunda as características.

Link permanente: /questoes/fc038647

Questão de Arquitetura de Computadores — Armazenamento de Dados em Arquitetura de Computadores — FCC 2017

Hierarquia de Memória em Sistemas Computacionais

Item I — ✅ Correto

Item II — ✅ Correto

Item III — ❌ Incorreto