Questão de Arquitetura de Computadores — Arquitetura de processadores: RISC, CISC, WISC e Microprocessadores. — FCC 2017
Arquitetura de Computadores›Arquitetura de processadores: RISC, CISC, WISC e Microprocessadores.
Código
fc038845
Banca
FCC
Órgão
TRF - 5ª REGIÃO
Ano
2017
Nível
Médio
Cargo
Técnico Judiciário - Informática
Considere os estágios abaixo.IF: Instruction fetch.ID: Instruction decode, register fetch.EX: Execution.MEM: Memory access.WB: Register write back.Tratam-se dos cinco estágios clássicos de
Apipeline de instruções em alguns processadores CISC.
Bcontrole hardwired microprogramado em processadores CISC.
Cdo processo de deadlock em processadores RISC.
Dpipeline de instruções em alguns processadores RISC.
Eoperações nos registradores dos processados CISC.
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GabaritoD — pipeline de instruções em alguns processadores RISC.
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Pipeline de Instruções: Estágios Clássicos e Arquiteturas RISC/CISC
Gabarito: letra D. Os cinco estágios IF (Instruction Fetch), ID (Instruction Decode/Register Fetch), EX (Execution), MEM (Memory Access) e WB (Write Back) constituem o pipeline clássico de instruções, amplamente difundido em processadores RISC (Reduced Instruction Set Computer). Essa estrutura foi concebida para simplificar cada instrução e permitir a sobreposição de estágios, aumentando o throughput. Em processadores CISC, as instruções são mais complexas e possuem tamanho variável, dificultando a implementação de um pipeline tão regular – embora versões modernas de CISC também utilizem pipelines, o modelo clássico de cinco estágios é uma marca registrada da arquitetura RISC, especialmente nos primeiros projetos como MIPS e DLX.
Estágio
Sigla
Descrição
Arquitetura Associada
Instruction Fetch
IF
Busca da instrução na memória
RISC (pipeline clássico)
Instruction Decode / Register Fetch
ID
Decodificação da instrução e leitura dos registradores
RISC (pipeline clássico)
Execution
EX
Execução da operação (ALU)
RISC (pipeline clássico)
Memory Access
MEM
Acesso à memória de dados
RISC (pipeline clássico)
Register Write Back
WB
Escrita do resultado no registrador
RISC (pipeline clássico)
1IF (Instruction Fetch)
2ID (Decode/Reg. Fetch)
3EX (Execution)
4MEM (Memory Access)
5WB (Write Back)
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Alternativa A — ❌ Incorreta
Afirma que os estágios são de "pipeline de instruções em alguns processadores CISC". Embora processadores CISC modernos (como x86) usem pipelines sofisticados, o modelo clássico de cinco estágios homogêneos é característico do RISC. No CISC, as instruções têm tamanho e tempo de execução variáveis, o que torna inviável um pipeline tão uniforme – historicamente, os pipelines CISC são mais complexos e frequentemente utilizam micro-operações.
Alternativa B — ❌ Incorreta
Menciona "controle hardwired microprogramado em processadores CISC". O controle microprogramado é uma técnica de implementação da unidade de controle, não se confunde com os estágios de pipeline. Além disso, processadores RISC geralmente utilizam controle hardwired (fio), enquanto CISC tipicamente usa microprogramação, mas a questão trata exclusivamente de estágios de pipeline, não de implementação da unidade de controle.
Alternativa C — ❌ Incorreta
Fala em "processo de deadlock em processadores RISC". Deadlock é um problema de concorrência em sistemas operacionais ou de software, não tem relação com a sequência de estágios de pipeline. Os estágios IF-ID-EX-MEM-WB são parte do fluxo normal de execução de instruções, não de deadlock.
Alternativa D — ✅ Correta (Gabarito)
Os cinco estágios são o pipeline de instruções clássico de processadores RISC. Conforme a descrição da arquitetura RISC: instruções simples e uniformes permitem que cada estágio execute uma tarefa básica em um ciclo de clock, otimizando o desempenho por meio do paralelismo em nível de instrução.
Alternativa E — ❌ Incorreta
Diz "operações nos registradores dos processados CISC". O termo "processados" provavelmente é um erro de digitação para "processadores". A sequência IF-ID-EX-MEM-WB não descreve meras operações em registradores, mas sim o fluxo completo de processamento de uma instrução, incluindo busca, decodificação, execução, acesso à memória e escrita de resultado. É um conceito de pipeline, e não uma simples descrição de operações em registradores.