Questão de Engenharia Elétrica — Latches e Flip-Flop's — FEPESE 2026
Engenharia ElétricaLatches e Flip-Flop's
- Código
- qa416021
- Banca
- FEPESE
- Órgão
- PCien SC
- Ano
- 2026
- Cargo
- Per Of Crim ( )
Considere que quatro flip-flops do tipo J-K com clock foram colocados em uma estrutura como mostra a figura abaixo.
Os sinais de entrada e de clock são mostrados na figura abaixo.
Considerando que todas as saídas não barradas (X_3, X_2, X_1 e X_0) dos flip-flops estejam no nível lógico 0 no instante t_1, quais os níveis lógicos das saídas de cada flip-flop no instante de tempo t_4?
- AX_3 = 0 , X_2 = 0 , X_1 = 1 , X_0 = 0.
- BX_3 = 0 , X_2 = 0 , X_1 = 1 , X_0 = 1.
- CX_3 = 1 , X_2 = 0 , X_1 = 0 , X_0 = 0.
- DX_3 = 1 , X_2 = 0 , X_1 = 1 , X_0 = 0.
- EX_3 = 1 , X_2 = 1 , X_1 = 1 , X_0 = 0.