Questão de Engenharia de Telecomunicações — Circuitos — SELECON 2026
Engenharia de TelecomunicaçõesCircuitos
- Código
- qg762406
- Banca
- SELECON
- Órgão
- UFRJ
- Ano
- 2026
- Nível
- Superior
- Cargo
- Engenheiro de Telecomunicações
Considere o trecho de código em Verilog a seguir:always @(*) beginif (en)y = a;else if (sel)y = b; endA inferência de hardware mais adequada para a descrição acima é:
- Alógica combinacional sem memória (multiplexador 2:1)
- Bflip-flop tipo D acionado na borda de subida para y
- Cregistrador com reset assíncrono e enable
- Dlatch sensível a nível para y
- Econtador síncrono de 1 bit